Librerie scritte in SystemVerilog

cheshire

Un SoC RISC-V a 64 bit minimo compatibile con Linux costruito attorno a CVA6 (da pulp-platform).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Implementazione FPGA accurata del ciclo di varie varianti di CPU 6502.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Estensioni Verilog per Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->ponte SPI.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Implementazione soft-microcontrollore di un ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

Modulo I2C Master Verilog.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Elaborazione video in tempo reale con filtri Gaussian + Sobel destinati all'FPGA Artix-7.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine con il nuovo flusso di dati che abilita 70,7 Gops/mm2 su TSMC 65nm GP per VGG16 a 8 bit.
  • 15

SVA-AXI4-FVIP

Proprietà YosysHQ SVA AXI.
  • 14
  • ISC

libsv

Una libreria IP hardware digitale SystemVerilog parametrizzata e open source.
  • 13
  • MIT

ndk-app-minimal

Applicazione minima basata su Network Development Kit (NDK) per schede FPGA.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

Controller di interrupt rapido RISC-V (mediante piattaforma pulp).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Moduli SystemVerilog RTL comuni per RgGen.
  • 9
  • MIT

mips_cpu

MIPS a ciclo singolo a 32 bit.
  • 9

hardcloud

FPGA come dispositivo di offload OpenMP..
  • 9
  • Apache License 2.0

risc-v-single-cycle

Una CPU Risc-V a 32 bit a ciclo singolo.
  • 8

rp32

Processore RISC-V con CPI=1 (ogni singola istruzione eseguita in un singolo ciclo di clock)..
  • 6
  • Apache License 2.0

simple10GbaseR

PC FPGA a bassa latenza 10GBASE-R.
  • 4
  • MIT

Arithmetic-Circuits

Questo repository contiene diversi moduli che eseguono operazioni aritmetiche. (di GabbedT).
  • 2
  • MIT

v_fplib

Libreria Verilog FPU.
  • 1
  • GNU General Public License v3.0

picoMIPS

Processore picoMIPS che esegue la trasformazione affine.
  • 1
  • MIT

RV32-Apogeo

Un processore speculativo RISC-V a 32 bit, 7 stadi, fuori servizio, a singolo problema. Il core implementa le estensioni B, C e M. Sono disponibili cache I e D.
  • 1
  • MIT

risc-v_pipelined_cpu

CPU RISC-V con una pipeline a 5 stadi, scritta in SystemVerilog.
  • 0

FPGAprojects

Codici Verilog per progetti FPGA che ho realizzato nel 2019, inclusa la CPU MIPS con pipeline a 5 stadi.
  • 0

TCB

Bus strettamente accoppiato, bassa complessità, bus di sistema ad alte prestazioni.
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Imparare le basi di Systemverilog, testbench e altro ancora...
  • 0

osdr-q10

File di progetto di ancoraggio Orion, firmware e codice FPGA..
  • 0